核心洞察：何庭波在 ISCAS 2026 上提出 τ（韬）定律——将特征时间常数 τ 作为从晶体管到数据中心跨 12 个数量级的统一优化目标，取代已失效的几何缩微（摩尔定律）。基于 381 款量产芯片的六年实践，麒麟 Kirin 2026 以 LogicFolding 在固定节点下实现 55% 密度跃升和 41% 能效增益，昇腾 AI 芯片路线图指向 2035 年 100× 硬件集成度增长。
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01 | 为什么需要 τ 定律？
自 1960 年代中期以来，半导体产业一直以纳米衡量进步。每 18 个月，晶体管缩小，频率提升，每个逻辑门的成本下降。摩尔定律既是经验观察，也帮助建立了支撑整个计算堆栈的产业契约。
这一产业契约已不再成立。7nm 之后，几何缩微的回报趋平：
- Dennard 缩放（2005 年失效）：电压不再随特征尺寸比例缩小，暗硅时代开始
- 速度饱和：延迟与沟道长度的关系从二次降为线性
- 寄生 RC：局部互连的寄生电阻电容主导标准单元延迟
- 成本爆炸：2nm 节点芯片设计预算超过 10 亿美元
- 每晶体管成本不再下降，甚至上升
华为还面临额外约束：对先进光刻工具的受限访问，迫使其寻找根本性替代方案。
核心思想转变：摩尔定律对最终用户本质上交付的是时间压缩——更快的开关、更短的信号路径、更少的数据边界。几何缩微只是压缩时间的手段之一。
02 | τ 定律的核心定义
τ 的整体公式：
τ = f(τtransistor, τcircuit, τchip, τsystem)
τ 的生成缩放规则：τt+1 = τt / α
- 功耗受限的移动设备：α ≈ 1.3×/年
- 安全关键自主系统：α ≈ 1.5×/年
- AI 工作负载：α 高达 10×/年
四层优化机制：
- 晶体管层：本征开关延迟 → 迁移率增强、应变工程、高 κ 金属栅、GAA
- 电路层：RC 传播延迟 → 低电阻导体、低 κ 介电材料、垂直集成缩短线长
- 芯片层：计算与存储访问延迟 → 架构选择、流水线深度、存内计算
- 系统层：端到端消息与同步时间 → 互连拓扑、协议栈
核心意义：工艺技术员、电路设计师、系统架构师首次能用相同单位（τ）讨论同一个优化目标。
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03 | LogicFolding — 移动 SoC 验证
LogicFolding 将数字、模拟和存储电路在垂直堆叠有源层间进行划分，通过超细间距混合键合连接。以下是 Kirin 2026 的量产数据：
| 指标 | 前代值 | 当前值 | 提升幅度 |
|---|---|---|---|
| 晶体管密度 | 155 MTr/mm² | 238 MTr/mm² | +55% |
| SoC 性能核能效 | 基线 | — | +41% |
| 最大时钟频率 | — | 3.1 GHz | +13% |
| NoC 数据路径面积 | 基线 | — | -55% |
| SRAM 工作频率 | 基线 | — | >40% |
| 时钟缓冲器数 | 基线 | — | -50% |
| 时钟偏斜 | 基线 | — | -25% |
| 线长 | 基线 | — | -30% |
※ 注：此前同样的密度提升（155→238 MTr/mm²）需要约 3 年的几何缩微。
关键工艺指标
- 混合键合间距：1.5 μm
- 套刻精度：<0.5 μm
- TSV CD/KOZ：<1.5 μm；间距 <6 μm
- 良率：~100%（智能冗余）
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04 | AI 数据中心中 τ 缩放 — 从微秒到纳秒
AI 系统的核心矛盾：数据在途时间 > 计算时间（能耗 >80% 用于数据移动）。
Unified Bus（统一总线 UB）
替代多协议堆栈（PCIe/NVLink/Ethernet/InfiniBand），单一协议实现全系统对等互联。端到端远程访问延迟：数十微秒 → ~100 ns（~500× τ 减少）
Hi-ONE（高密度光学互连节点引擎）
- 近封装光学引擎，每模块 8 Tb/s
- SerDes 距离：~100 cm → ~5 cm
- 面板到面板距离：<1 m → 100 m
- 线性模拟均衡（无重 DSP）+ 跨层误码率容忍
3D Folding — 解决扇出困境
扇出困境：2.5D 芯片中，计算容量 ∝ N²（面积），而存储带宽、I/O、电源仅 ∝ N（周长）。两者差距不断扩大。
3D Folding 方案：将电源、高速存储、光学 I/O 从边缘迁移到垂直表面，使其按 N² 缩放。路线图：昇腾 990（~2030 年）引入 LogicFolding → 2035 年 >100× 硬件集成度增长
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05 | 麒麟 & 昇腾路线图
麒麟 CPU 核心频率规划
| 年份 | 目标频率 | 关键节点 |
|---|---|---|
| 2026 | 3.1 GHz | τ 定律首发验证 |
| 2027 | 3.39 GHz | — |
| 2028 | 3.71 GHz | — |
| 2029 | 4.0 GHz | CPU 频率突破关卡 |
昇腾 AI 芯片路线图
| 代次 | 年份 | 技术组合 |
|---|---|---|
| 昇腾 910C | 2025 | Chiplet + 2.5D 扇出 |
| 昇腾 950 | 2026 | 微凸块 + 标准间距混合键合 |
| 昇腾 990 | ~2030 | 引入 LogicFolding |
| 演进方向 | 2035 | 3D Folding — 100× 集成增长 |
长期目标
- SoC 能效：3-5 年内典型使用下提升 1 倍以上
- 晶体管密度（2031）：达 400 MTr/mm²+（相当于 1.4nm 制程）
- AI 硬件集成度（2035）：增长 100 倍以上
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06 | 行业影响与开放挑战
产业契约重构
- 资本投向 τ 而非节点：领先节点不再是唯一竞争优势
- 封装、存储带宽、结构设计成为新的决胜因素
- 逻辑与存储从解耦走向再融合（HBM、混合键合、3D 堆叠 SRAM）
开放挑战
- 工具链：现有 EDA 面向平面，需三轴分离的统一 3D 工具链
- 晶圆间工艺变异：Vth、驱动电流、互连 RC 变异大于晶圆内变异
- 垂直互连开销：每个混合键合/TSV 都有 RC 惩罚
- 能量伴生问题：τ 是时间律，不直接约束能量
- 基准测试：需 τ 轮廓基准（τ-profile benchmark）
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"几何时代已终结。加速小型化的时代正在让位于通过 τ 优化实现加速的时代。未来十年，采用 τ 作为首要目标的组织将决定计算的下一个十年。"
— 何庭波
"τ 缩微是自 Dennard 缩放以来，第一个在整个计算堆栈中建立共享优化目标的缩放原则。"
— 何庭波论文
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思考与启示
1. 华为的「被逼出来的创新」
受限于先进光刻工具的获取，华为反而跳出"追节点"的线性思维，找到了更根本的替代方案——这说明技术路线上的"卡脖子"有时反而催生范式级创新。
2. τ 作为统一语言的颠覆性
让工艺工程师和系统架构师用同一个量纲（时间）对话，本质上是打破了半导体行业数十年的层级壁垒。摩尔定律时代各层级是"接力棒"关系，τ 时代是"并排跑"关系。
3. 381 款芯片的实践厚度
任何理论必须有硅验证才有说服力。381 款量产芯片（2020-2026）覆盖移动、AI、汽车、基础设施——这不是学术论文，而是用千亿量级的晶圆投入验证的方法论。
4. 中国半导体的话语权挑战
从跟随摩尔定律到提出 τ 定律，华为在半导体理论上首次从"做题人"变为"出题人"。但 τ 定律能否被全球产业采纳，取决于华为生态的开放程度和 EDA/代工厂的支持力度。
5. 摩尔定律的遗产与终结
τ 定律不是否定摩尔定律，而是将其降级为特例。这标志着一个时代（1965-2026）的正式终结，也标志着新范式（Tau Era）的开端。