τ Scaling：华为提出时间缩放理论，后摩尔时代新范式

核心观点

华为半导体负责人何庭波发表重磅论文《A Time Scaling Theory for Multi-Layer Electronic Systems》，提出τ scaling（时间缩放）理论——以时间τ作为整个计算栈的统一优化目标，而非传统以晶体管面积为核心的几何缩放。论文披露了三项核心技术（LogicFolding、Unified Bus、Hi-ONE），以及在381款芯片量产中的验证数据。

核心结论：摩尔定律的几何缩放时代已经结束，下一个十年应以τ缩放为指引——通过跨层的时序压缩，在固定制程节点上持续推动性能增长。

关键洞察

深度解读

为什么需要τ缩放？——几何缩放的终结

自1965年戈登·摩尔提出晶体管密度每两年翻倍以来，半导体产业一直以"缩小晶体管"为唯一使命。但论文明确指出：在7nm以下节点，几何缩放已不再兑现其历史红利。光刻工具逼近物理极限，EUV折旧主导晶圆成本，每个晶体管的成本曲线已经趋平——甚至在先进节点上出现逆势上升。

对于华为来说，这个转折来得更早更猛烈——在最先进光刻工具受限的背景下，依赖下一制程节点来解决问题已不再可行。论文说，这正是六年前迫使团队进行更根本性追问的触发点。

"半导体产业的核心问题已不再是'晶体管还能缩多小'，而是'应该缩放什么，以什么为目标'。"

τ缩放的核心逻辑：时间才是摩尔定律的真正货币

论文提出了一个精妙的重构：摩尔定律的实质从来不是几何缩小，而是时间压缩。更高的集成度 → 更短的信号路径 → 更快的开关速度 → 更少的数据搬运时间。几何缩放只是压缩时间的工具之一。

τ被定义为一个分层构造：

覆盖了从皮秒（晶体管开关）到秒（数据中心工作负载）的12个数量级时间跨度。每一层都有各自压缩τ的手段：晶体管层（迁移率增强、应变工程）、电路层（低阻导线、三维堆叠）、芯片层（架构优化）、系统层（互连拓扑）。

每一代的改进规则：τ_t+1 = τ_t / α，其中α因场景而异——移动端约1.3×/年，自动驾驶约1.5×/年，AI工作负载可达10×/年。

LogicFolding：移动SoC的量产验证

论文的第一个标志性技术突破是LogicFolding（逻辑折叠）——一种将数字、模拟和存储电路分布在垂直堆叠的有源层上的设计方法学，通过超细间距混合键合实现层间互连。

与传统平面布局不同，LogicFolding摒弃了"信号必须走平面"的假设，将关键路径的门单元分布到两个（未来更多）垂直有源层上。从电路设计师视角看，两层如同连续织物，信号线大幅缩短，寄生RC锐减，时钟偏差收紧。

在麒麟2026上实测：

• 晶体管密度从155跃升至238 MTr/mm²——这在传统路径上需要三年制程迭代
• SoC能效提升41%，最大时钟频率提升近13%
• SRAM工作频率提升超40%
• 代表核心时钟缓冲器减少超50%，时钟偏差降低25%，线长减少约30%
• 混合键合间距达1.5μm，覆盖精度低于0.5μm

麒麟P核频率路线图也从2023年的2.6GHz推进至2026年的3.1GHz，预计2029年达到4GHz。

AI数据中心：从皮秒到微秒的τ缩放

论文认为，AI工作负载占τ谱的另一极端——成千上万个芯片协作如同一台机器。能量和物料预算的80%+消耗在数据搬运上。τ缩放在AI尺度通过三个协调层实现：

• Unified Bus（统一总线）：用单一协议取代PCIe/NVLink/以太网/InfiniBand多层协议栈，实现全对等内存语义。端到端延迟从数十微秒降至约100ns——约500倍的τ压缩。
• Hi-ONE光学引擎：近封装光引擎，单模块8Tb/s，匹配AI芯片的统一总线带宽。采用线性模拟均衡替代传统重DSP设计，实现跨层能效优化。
• 3D Folding：解决2.5D封装的"扇出困境"——算力与面积平方成正比（N²），但内存带宽、互连、供电都受限于边界（线性N）。3D堆叠将边界资源迁移到垂直面上，恢复了N²的扩展节奏。

论文预计2030年前后，AI加速器（昇腾990）将引入LogicFolding，到2035年硬件集成度增长超100倍。

逻辑与内存的再融合

论文还提出了一个产业层面的论断：AI时代正在逆转8086时代"处理器-内存解耦"的设计选择。HBM、混合键合、3D堆叠SRAM都是同一底层事实的表征——数据搬运与计算本身同等重要。逻辑和内存正在被重新推向紧密物理集成，这意味着内存和封装供应商在供应链中的影响力正在上升。

开放挑战

论文坦诚列出了五项未解决问题：

1. EDA工具链：需要全新的3D原生工具，将多层die视为连续设计实体而非独立模块拼接
2. 晶圆间工艺偏差：不同批次的Vth和RC变化对时钟分配产生显著影响
3. 垂直互连开销：每次混合键合和TSV都带来有限电阻和电容惩罚，需按层验证τ收益是否大于开销
4. 能耗约束：τ是时间律而非焦耳律——系统可用τ头寸换取能效（类似智能手机的DVFS机制）
5. 评测基准：需要一个"τ-profile基准"而非单一标量——揭示每层的主导τ和剩余头寸

产业影响

论文的更深层主张是方法论的：τ缩放是自Dennard缩放以来第一个为整个计算栈提供统一优化目标的缩放原则。它向工艺工程师、电路设计师、架构师、系统工程师和软件团队发出信号——这些社区现在以相同单位优化同一物理量，任何单一层的改进必须传导到系统τ才算数。

对产业战略和资本配置的启示：下一美元应跟随τ而非制程节点。封装、内存带宽和互连设计现在拥有了过去仅领先逻辑节点才有的战略权重。

"几何缩放时代已经结束；否认这不是一个可行策略。微缩加速的时代正在让位于跨多层电子系统τ优化的加速时代。"